`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2022/06/16 19:41:01
// Design Name: 
// Module Name: logic3
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module logic3(
    input [7:0] LTable,
    input [31:0] src2,
    input [31:0] src1,
    input [31:0] src0,
    output [31:0] dout
    );
    wire l0,l1,l2,l3,l4,l5,l6,l7;
    assign l0=LTable[0];
    assign l1=LTable[1];
    assign l2=LTable[2];
    assign l3=LTable[3];
    assign l4=LTable[4];
    assign l5=LTable[5];
    assign l6=LTable[6];
    assign l7=LTable[7];
  
    mux8w #(.WIDTH(1)) L0(l0,l1,l2,l3,l4,l5,l6,l7,{src2[0],src1[0],src0[0]},dout[0]);
    mux8w #(.WIDTH(1))  L1(l0,l1,l2,l3,l4,l5,l6,l7,{src2[1],src1[1],src0[1]},dout[1]);
    mux8w #(.WIDTH(1))  L2(l0,l1,l2,l3,l4,l5,l6,l7,{src2[2],src1[2],src0[2]},dout[2]);
    mux8w #(.WIDTH(1))  L3(l0,l1,l2,l3,l4,l5,l6,l7,{src2[3],src1[3],src0[3]},dout[3]);
    
    mux8w #(.WIDTH(1))  L4(l0,l1,l2,l3,l4,l5,l6,l7,{src2[4],src1[4],src0[4]},dout[4]);
    mux8w #(.WIDTH(1))  L5(l0,l1,l2,l3,l4,l5,l6,l7,{src2[5],src1[5],src0[5]},dout[5]);
    mux8w #(.WIDTH(1))  L6(l0,l1,l2,l3,l4,l5,l6,l7,{src2[6],src1[6],src0[6]},dout[6]);
    mux8w #(.WIDTH(1))  L7(l0,l1,l2,l3,l4,l5,l6,l7,{src2[7],src1[7],src0[7]},dout[7]);
    
    mux8w #(.WIDTH(1))  L8(l0,l1,l2,l3,l4,l5,l6,l7,{src2[8],src1[8],src0[8]},dout[8]);
    mux8w #(.WIDTH(1))  L9(l0,l1,l2,l3,l4,l5,l6,l7,{src2[9],src1[9],src0[9]},dout[9]);
    
    mux8w #(.WIDTH(1))  L10(l0,l1,l2,l3,l4,l5,l6,l7,{src2[10],src1[10],src0[10]},dout[10]);
    mux8w #(.WIDTH(1))  L11(l0,l1,l2,l3,l4,l5,l6,l7,{src2[11],src1[11],src0[11]},dout[11]);
    mux8w #(.WIDTH(1))  L12(l0,l1,l2,l3,l4,l5,l6,l7,{src2[12],src1[12],src0[12]},dout[12]);
    mux8w #(.WIDTH(1))  L13(l0,l1,l2,l3,l4,l5,l6,l7,{src2[13],src1[13],src0[13]},dout[13]);
    
    mux8w #(.WIDTH(1))  L14(l0,l1,l2,l3,l4,l5,l6,l7,{src2[14],src1[14],src0[14]},dout[14]);
    mux8w #(.WIDTH(1))  L15(l0,l1,l2,l3,l4,l5,l6,l7,{src2[15],src1[15],src0[15]},dout[15]);
    mux8w #(.WIDTH(1))  L16(l0,l1,l2,l3,l4,l5,l6,l7,{src2[16],src1[16],src0[16]},dout[16]);
    mux8w #(.WIDTH(1))  L17(l0,l1,l2,l3,l4,l5,l6,l7,{src2[17],src1[17],src0[17]},dout[17]);
    
    mux8w #(.WIDTH(1))  L18(l0,l1,l2,l3,l4,l5,l6,l7,{src2[18],src1[18],src0[18]},dout[18]);
    mux8w #(.WIDTH(1))  L19(l0,l1,l2,l3,l4,l5,l6,l7,{src2[19],src1[19],src0[19]},dout[19]);
  
    mux8w #(.WIDTH(1))  L20(l0,l1,l2,l3,l4,l5,l6,l7,{src2[20],src1[20],src0[20]},dout[20]);
    mux8w #(.WIDTH(1))  L21(l0,l1,l2,l3,l4,l5,l6,l7,{src2[21],src1[21],src0[21]},dout[21]);
    mux8w #(.WIDTH(1))  L22(l0,l1,l2,l3,l4,l5,l6,l7,{src2[22],src1[22],src0[22]},dout[22]);
    mux8w #(.WIDTH(1))  L23(l0,l1,l2,l3,l4,l5,l6,l7,{src2[23],src1[23],src0[23]},dout[23]);
    
    mux8w #(.WIDTH(1))  L24(l0,l1,l2,l3,l4,l5,l6,l7,{src2[24],src1[24],src0[24]},dout[24]);
    mux8w #(.WIDTH(1))  L25(l0,l1,l2,l3,l4,l5,l6,l7,{src2[25],src1[25],src0[25]},dout[25]);
    mux8w #(.WIDTH(1))  L26(l0,l1,l2,l3,l4,l5,l6,l7,{src2[26],src1[26],src0[26]},dout[26]);
    mux8w #(.WIDTH(1))  L27(l0,l1,l2,l3,l4,l5,l6,l7,{src2[27],src1[27],src0[27]},dout[27]);
    
    mux8w #(.WIDTH(1))  L28(l0,l1,l2,l3,l4,l5,l6,l7,{src2[28],src1[28],src0[28]},dout[28]);
    mux8w #(.WIDTH(1))  L29(l0,l1,l2,l3,l4,l5,l6,l7,{src2[29],src1[29],src0[29]},dout[29]);
    
    mux8w #(.WIDTH(1))  L30(l0,l1,l2,l3,l4,l5,l6,l7,{src2[30],src1[30],src0[30]},dout[30]);
    mux8w #(.WIDTH(1))  L31(l0,l1,l2,l3,l4,l5,l6,l7,{src2[31],src1[31],src0[31]},dout[31]);
endmodule